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VerilogHDL数字钟电路的设计研究

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摘要在QuartusII软件平台上采用电路图和文本文件相结合的方式完成数字钟电路的层次化建模，该电路具有正常显示（计时）、时间调整（校时）、闹铃、秒表等功能。整个电路最终经FPGA实验板的下载验证表明设计方案切实可行。本文通过对数字钟层次化设计的详细阐述，旨在使数字系统的学习者掌握基于FPGA的自顶而下的设计思路，又在实例设计中展现出VerilogHDL与C语言编程的不同。

DOI rdx5668ljl/1947449

作者高忠坚;魏茂金;张锐戈;饶连周

机构地区不详

出处《萍乡学院学报》 2016年3期

关键词数字钟 EDA 数字系统设计 VERILOGHDL FPGA

分类 [文化科学][教育学]

出版日期 2016年03月13日（中国Betway体育网页登陆平台首次上网日期，不代表论文的发表时间）